Dual Independent BUS
Con il nome Dual Independent BUS (DIP) Intel indica una tecnologia introdotta con le piattaforme Bensley e Glidewell a maggio 2006 per i suoi Xeon DP (per soluzioni biprocessore) basate sul processore Dempsey e sui chipset Blackford e Greencreek.
Dato che la piattaforma Bensley supporta anche i processori Woodcrest e Clovertown, la tecnologia Dual Independent BUS è presente anche nei sistemi basati su queste CPU.
Principi di funzionamento modifica
Lo scopo di questa tecnologia era principalmente l'incremento di banda rispetto al Front Side Bus condiviso: il design del DIP raddoppia idealmente la banda nel caso migliore (teorico), arrivando fino a 12.8 GB/s. Immaginando 4 processori che si affacciano sullo stesso chipset, a differenza del sopracitato Front Side Bus, in cui tutte le CPU condividono lo stesso bus, in questo caso ci sono due bus, ognuno condiviso da due processori. Comunque tutto il traffico snoop, ovvero le informazioni che garantiscono la coerenza di risorse condivise in più caches, deve essere mandato in broadcast su entrambi i bus, riducendo la banda effettiva; per mitigare il problema, l'architettura prevede l'impiego di cache nel chipset per le informazioni di snoop. [1]
I limiti dell'approccio classico modifica
Fino alla piattaforma Lindenhurst era presente un unico bus condiviso da tutto il sistema e, in particolare, dai 2 processori presenti.
Se in un sistema biprocessore basato, ad esempio, su core Irwindale, che era una CPU single core, questo poteva ancora essere sufficiente, in un sistema basato sul processore dual core Paxville DP, soprattutto se abbinato alla tecnologia Hyper-Threading, dove quindi figuravano ben 8 core "logici", l'unico BUS condiviso costituiva un vero e proprio "collo di bottiglia", dato che se 2 o più core avevano bisogno di accedere simultaneamente alla memoria di sistema, le richieste dovevano essere accodate e non gestite in parallelo.
I vantaggi del Dual Independent BUS modifica
Attraverso questa tecnologia, non esiste più un unico bus di sistema che deve essere condiviso da entrambi i processori di un sistema a 2 socket, ma vengono resi disponibili 2 BUS distinti (uno per ciascuna CPU dual core) per collegarsi al chipset, evitando così la saturazione della banda passante. Se questi BUS sono ciascuno a 1066 MHz, come nei processori Dempsey, tale banda diventa infatti di 17 GB/s, contro i 6,4 GB/s forniti dall'unico BUS a 800 MHz della piattaforma Lindenhurst. Con i processori Woodcrest e Clovertown che hanno BUS a 1333 MHz, tale valore sale fino a quasi 21 GB/s.
Il successore modifica
Il Dual Independent BUS è stato introdotto da Intel come tecnologia-ponte tra l'approccio tradizionale ad un unico BUS e il futuro BUS seriale Common System Interconnect che arriverà a fine 2008, al posto dell'attuale di tipo parallelo, con la nuova architettura Nehalem. In attesa della nuova tecnologia, la soluzione a BUS distinti rappresenta un buon compromesso tra prestazioni e difficoltà di sviluppo e integrazione.
Note modifica
- ^ An Introduction to the Intel® QuickPath Interconnect, Figure 4 https://www.intel.com/content/www/us/en/io/quickpath-technology/quick-path-interconnect-introduction-paper.html
