Plesiochronous Digital Hierarchy: differenze tra le versioni

Contenuto cancellato Contenuto aggiunto
Riga 4:
 
==Implementazione==
Il sistema PDH è caratterizzato da una [[multiplazione]] a [[Time Division Multiplexing|divisione di tempo]] e interpolazione di [[bit (informatica)|bit]] (''bit interleaving''): il flusso multiplato viene cioè costruito prendendo un bit alla volta da ciascun segnale tributario (che hanno ciascuno un [[buffer]] dedicato) in ingresso e sistemando poi i bit prodotti in sequenza ciascuno nel time slot relativo della trama del flusso in uscita risultante grazie ad un cronosegnale di codifica/multiplazione. Tale operazione è realizzata da un apparato chiamato multiplatore o [[multiplexer]].
 
In ricezione ilun cronosegnale (onda quadra) di decodifica/demultiplazione del flusso multiplato entrante, con frequenza di campionamento sincronizzata con quella del cronosegnale di multiplazione in trasmissione a sua volta sincronizzato con il tasso di emissione dei bit dei flussi tributari, permetterà tramite un'operazione inversa di decodifica/demultiplazione di estrarre dal flusso informativo aggregato i singoli bit di ciascun flusso tributario.
 
In un sistema plesiocrono però, dato che ciascuno dei tributari da multiplare funziona a un proprio tasso o frequenza effettiva, simile ma scorrelata da quella degli altri tributari, è necessario un meccanismo di compensazione per la sincronizzazione della frequenza dei flussi tributari entranti con quella del cronosegnale utilizzatodi multiplazione in decodificatrasmissione evitando fenomeni di '''buffer underrun''' cioè di campionamento di decodificacodifica/demultiplazionemultiplazione con frequenza maggiore rispetto alla frequenza di tali flussi di dati che generagenererebbe quindi bit ridondanti errati. In fase di trasmissione, quindi, il multiplatore inserisce degli slot aggiuntivi con bit non significativi per compensare l'anticipo o il ritardo di un bit utile rispetto alla frequenza nominale di multiplazione, in modo da rendere possibile la corretta decodifica in fase di ricezione. Tali slot vengono chiamati bit di giustificazione (''justification'') o di riempimento (''stuffing''). In ricezione il demultiplatore riconoscerà i bit di riempimento scartandoli. Nel caso invece di '''buffer overflow''' in ricezionetrasmissione cioè di campionamento di decodifica/demultiplazione minore della frequenza di interarrivo dei bit dei flussi tributari multiplati con perdita di bit non è possibile alcuna forma di compensazione, ma si dovrà semplicemente evitare il verificarsi di tale situazione.
 
==Svantaggi==